在今天的 IEEE 国际电子器件大会（IEDM 2019）上，台积电概述了其在 5nm 工艺上取得的初步成果。目前，该公司正在向客户提供基于 N7 和 N7P 工艺的产品。但在向 5nm 进发的时候，两者贾昂共享一些设计规则。据悉，与 7nm 衍生工艺相比，N5 新工艺将增加完整的节点，并在 10 层以上广泛使用 EUV 技术，以减少 7nm+ 制程的总步骤。此外，台积电会用上第五代 FinFET 技术。
（题图 via AnandTech）
TSMC 表示，其 5nm EUV 可将密度提升约 1.84 倍、能效提升 15%（功耗降低 30%）。当前测试的芯片有 256 Mb SRAM 和一些逻辑器件，平均良率为 80%、峰值为 90% 。显然，尽管新工艺能够缩小现代移动芯片的大小，但收益率要低得多。目前新技术正在处于早期测试阶段，预计可在 2020 上半年转入量产，预计 5nm 成品芯片可在 2020 下半年准备就绪。
目前
TSMC 7 nm 工艺可在每平方面积上堆积 1 亿个晶体管（约 96.27 mTr / mm2），5nm 新工艺可达 177.14 mTr /
mm2作为试产的一部分，TSMC 会制造大量的测试芯片，以验证新工艺是否如预期般推进。其中包括一种静态随机存储（SRAM），以及一种 SRAM
+ 逻辑 I/O 芯片。
TSMC 展示了具有大电流（HC）和高密度（HD）特性的 SRAM 单元，尺寸分别为 25000 / 21000 平方纳米。同时，该公司正在积极推广有史以来最小的 HD SRAM 。
至于组合芯片，TSMC
表示其包含了 30％ SRAM、60％ 逻辑（CPU / GPU）、以及 10％ 的 IO 组件。SRAM 部分为 256 Mb，所占面积为
5.376 平方毫米。不过 TSMC 指出，该芯片不包含自修复电路，意味着我们无需添加额外的晶体管，即可实现这一功能。若 SRAM 占芯片的
30％，则整个芯片面积为 17.92 平方毫米左右。
目前 TSMC 公布的平均良率约为 80%，单片晶圆的峰值良率则高于 90% 。但 17.92 平方毫米的面积，意味着它并非高性能的现代工艺芯片。
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